東京高等裁判所 昭和６２年（行ケ）１２５号 判決
原告
三菱電機株式会社
被告
特許庁長官
主文
特許庁が昭和五九年審判第五五六一号事件について昭和六二年五月七日にした審決を取り消す。
訴訟費用は被告の負担とする。
事実
第一当事者の求めた裁判
一 原告
主文同旨の判決
二 被告
「原告の請求を棄却する。訴訟費用は原告の負担とする。」との判決
第二請求の原因
一 特許庁における手続の経緯
原告は、昭和五四年三月九日出願の昭和五四年特許願第二七八五一号の分割出願として、昭和五八年三月二八日、名称を「半導体記憶装置」とする発明（以下「本願発明」という。）につき特許出願（昭和五八年特許願第五三三九〇号）をしたところ、昭和五九年一月二四日拒絶査定を受けたので、同年三月二九日審判を請求し、昭和五九年審判第五五六一号事件として審理された結果、昭和六二年五月七日「本件審判の請求は、成り立たない。」との審決があり、その謄本は同年六月二二日原告に送達された。
二 本願発明の要旨
複数のスタテイツク形メモリ素子が共通に接続された語線をn行有する第一のメモリ素子群と、複数のスタテイツク形メモリ素子が共通に接続された語線をn行有する第二のメモリ素子群と、前記第一および第二のメモリ素子群が左右に位置するようにこれらの間に配置され、前記第一および第二のメモリ素子群の同一行の語線にそれぞれ共通に対応して設けられたn個の行デコーダと、前記第一および第二のメモリ素子群の各語線にそれぞれ設けられた伝達用トランジスタと、前記第一および第二のメモリ素子群の各語線と所定電位間にそれぞれ設けられた放電用トランジスタを備え、前記行デコーダのいずれかが選択されると共に、前記第一および第二のメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の前記選択された行デコーダに対応する行の語線のみが、前記伝達用トランジスタを介して活性化されると共に、前記選択されたメモリ素子群の各放電用トランジスタがオフし、選択されないメモリ素子群の放電用トランジスタがオンするようにした半導体記憶装置（別紙図面第一第4図参照）。
三 審決の理由の要点
1 本願発明の要旨は前項のとおりと認める。
2 これに対して、本件出願の日前の出願であつて、その出願後に公開された昭和五三年特許願第一〇四一九三号の出願（昭和五五年特許出願公開第三二二五八号公報参照、以下この出願を「先願」といい、この公報を「先願公報」という。）の願書に最初に添付した明細書及び図面（以下、「引用例」という。）には、第3図、及びそれに関する説明において、以下の記載がある（別紙図面二参照）。
「｛31～3（i－1），3（i＋1）～3n｝はnビツトのコード入力信号A1～Anに対して、第iビツト信号Aiを除いた（n－1）ビツトの信号A1／～An／が夫々のゲート端子に入力されたMOSトランジスタ群で、各MOSトランジスタ31～3nのソース電極はアース電位に接続され、ドレイン電極は共通に接続されている。すなわち各MOSトランジスタ31～3nは並列接続されて前記第一出力端子Vout1と第二出力端子Vout2間に挿入され、第一出力端子Vout1に対するデコーダ出力と第二出力端子Vout2に対するデコーダ出力と共用させて設けられている。前記MOSトランジスタ群と各出力端子Vout1あるいはVout2間には、第iビツト信号Aiの論理状態“1”又は“0”によつてコード変換された出力信号の導出端を振り分けるための分離MOSトランジスタが接続されている。すなわちMOSトランジスタ群の共通ドレインラインの両端に、夫々第iビツト信号の反転信号あるいは第iビツト信号Aiがゲート端子に入力された分離第一MOSトランジスタ3i1及び分離第二MOSトランジスタ3i2の夫々ソース側を接続し、該各MOSトランジスタのドレイン側を前記第一出力端子Vout1あるいは第二出力端子Vout2として導出する。さらに第一出力端子Vout1とアース電位間に第iビツトAiがゲート端子に入力された分離第三MOSトランジスタ3i3が接続され、同様に第二出力端子Vout2とアース電位間に第iビツト信号の反転信号がゲート端子に入力された分離第四MOSトランジスタ3i4が接続されている。
前記回路からなるMOSトランジスタデコーダにおいて、デコーダが選択されるのは（n－1）ビツトのコード信号が入力されたMOSトランジスタ群31～3nの全てのMOSトランジスタがオフ状態の時であつて、分離MOSトランジスタを制御する第iビツト信号Aiの論理状態によつて第一出力端子Vout1あるいは第二出力端子Vout2のいずれかが選択される。例えば第iビツト信号Aiが論理“0”の状態では分離第二MOSトランジスタ3i2及び分離第三MOSトランジスタ3i3がオフになり、分離第一MOSトランジスタ3i1及び分離第四MOSトランジスタ3i4がオンとなつて、第一出力端子Vout1が電源電位Vcc、第二出力端子Vout2がアース電位となり、第一出力端子Vout1が選択されたことになる。次に第iビツト信号Aiが論理“1”の状態では各分離MOSトランジスタのオンオフ状態は反転し、その結果第一出力端子Vout1がアース電位、第二出力端子Vout2が電位Vccとなつて第二出力端子Vout2が選択されたことになる。
一方、MOSトランジスタ群31～3nの内のいずれか一つのMOSトランジスタ3iがオン状態であれば、第iビツト信号“1”の論理状態又は“0”にかかわらず、第一及び第二出力端子Vout1及びVout2の出力信号はアース電位となりデーコダは非選択状態となる（同公報第二頁右上欄第六行ないし第三頁左上欄第一行）。」
そして、引用例には、そこに記載されたMOSトランジスタよりなるデコーダが半導体記憶装置に用いられるものであることは明記されていないが、半導体記憶装置において、メモリセルアレイを第一及び第二のメモリ素子群に分けて中央部にデコーダを配置することは周知（例えば、昭和五一年実用新案公開第一六三八三〇号公報、昭和五三年実用新案公開第二九二四〇号公報、参照）であり、当業者からみれば、引用例は、デコーダ出力である、出力端子Vout1、出力端子Vout2には、それぞれ第一、第二のメモリ素子群の語線が接続されていて、さらに、通常はこれが複数組あつて、全体構成としては、デコーダを中心として、第一及び第二のメモリ素子群が左右に位置するように配置されたn個の行デコーダを備えた半導体記憶装置におけるものにおいて、一個のデコーダのみを開示し、他の慣用手段の開示を省略しているにすぎないものと認められる。
3 そこで、本願発明と引用例記載のものとを対比する。
本願発明における、複数のメモリ素子が共通に接続された語線をn行有する第一のメモリ素子群と、複数のメモリ素子群が共通に接続された語線をn行有する第二のメモリ素子群と、前記第一及び第二のメモリ素子群が左右に位置するようにこれらの間に配置され、前記第一及び第二のメモリ素子群の同一行の語線にそれぞれ共通に対応して設けられたn個の行デコーダは、引用例記載のものにおける、第iビツト信号Aiを除いた（n－1）ビツトの信号A1／～An／が夫々ゲート端子に入力されたMOSトランジスタ群｛31～3（i－1），3（i＋1）～3n｝であつて、第一出力端子Vout1に対するデコーダ出力と第二出力端子Vout2に対するデコーダ出力とに共用させて設けられている部分に相当すると認められ、本願発明における、前記第一及び第二のメモリ素子群の各語線にそれぞれ設けられた伝達用トランジスタは、引用例記載のものにおけるMOSトランジスタ群31～3nの共通ドレインラインの両端に、夫々ソース側を接続し、ドレイン側を第一出力端子Vout1あるいは第二出力端子Vout2として導出する分離第一MOSトランジスタ3i1及び分離第二MOSトランジスタ3i2に相当すると認められ、本願発明における前記第一及び第二のメモリ素子群の各語線と所定電位間にそれぞれ設けられた放電用トランジスタは、引用例記載のものにおける第一出力端子Vout1とアース電位間に接続された分離第三MOSトランジスタ3i3と、第二出力端子Vout2とアース電位間に接続された分離第四MOSトランジスタ3i4に相当すると認められる。
そして、本願発明における、前記行デコーダのいずれかが選択されると共に、前記第一及び第二のメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の前記選択された行デコーダに対応する行の語線のみが、前記伝達用トランジスタを介して活性化されると共に、前記選択されたメモリ素子群の各放電用トランジスタがオフし、選択されないメモリ素子群の放電用トランジスタがオンするようにしたことは、引用例記載のものにおける動作と同じ動作であると認められる。
ただ、本願発明は、スタテイツク形メモリ素子であるのに対し、引用例記載のものは、メモリ素子については記載がない点で一応相違すると認められる。
前記相違点について検討する。
半導体記憶装置について、スタテイツク形メモリ素子は慣用されているものであり、スタテイツク形メモリ素子であつても、その他の型式のメモリ素子であつても、メモリセルアレイの中央部にデコーダを配置した半導体記憶装置において、その選択動作が行われる場合に、その限定はさしたる意味をもつものとは認められず、この点は単なる慣用手段の附加にすぎないものであり、実質的な相違とは認められない。
したがつて、本願発明と引用例記載のものとは、実質的に同一であると認められる。
4 以上のとおりであるから、本願発明は、引用例記載のものと同一であり、しかも本願発明の発明者又は出願人が引用例記載のものの発明者又は出願人と同一の者であるとも認められないから、特許法第二九条の二の規定により特許を受けることができない。
四 審決の取消事由
引用例には、審決認定の技術的事項が記載されていることは認める。しかしながら、審決は、本願発明と引用例記載のものとを対比判断するに当たり、引用例記載のものの技術内容を誤認した結果、本願発明と引用例記載のものとは実質的に同一であると誤つて判断したものであるから、違法であつて、取り消しを免れない。
すなわち、引用例記載のものは、二つのデコーダ出力を有するデコーダを、それを構成するMOSトランジスタを共通させて構成することによりデコーダ回路の構成要素数を減少させ、高集積化を可能とした単なるデコーダの発明であつて半導体記憶装置の発明ではないので、これをどのように半導体記憶装置に適用するかは不明である。引用例の第3図（別紙図面二参照）はデコーダの電子回路としての接続関係を示しているのみであつて、デコーダを中心にして第一及び第二のメモリ素子群が左右に配置されるという各端子の幾何学的な配置を示唆するものではない。したがつて、仮に半導体記憶装置において、第一及び第二のメモリ素子群の中央部にデコーダを配置することが周知であるとしても、審決が「引用例は、第一及び第二のメモリ素子群が左右に位置するように配置されたn個の行デコーダを備えた半導体記憶装置におけるものにおいて、一個のデコーダのみを開示し、他の慣用手段の開示を省略しているにすぎない。」と認定・判断しているのは誤りである。
しかも、審決は、本願発明のデコーダ部分と引用例記載のものとの対比判断において明白な誤りをしている。
引用例記載のものは、従来二つのデコーダが必要であつたものを一つのデコーダですませるようにしたもので、第一のデコーダの一方の出力端子は第一行の語線に、他方の出力端子は第二行の語線に、それぞれ接続され、第二のデコーダの一方の出力端子は第三行の語線に、他方の出力端子は第四行の語線に、それぞれ接続されることになる。そして、メモリセルアレイがn行（nは偶数とする）ある場合には、第n／2のデコーダの一方の出力端子が第（n－1）行の語線に、他方の出力端子がn行の語線に、それぞれ接続されることになり、結局メモリセルアレイがn行あるにもかかわらず、語線を選択するためのデコーダはn／2個ですむことになるというものである。このような引用例記載のものを半導体記憶装置のデコーダとして用いるにしても、分離MOSトランジスタ3i1又は3i2に与えられる第iビツト信号Ai又はAiは行アドレス信号であつて列アドレス信号ではないから、分離MOSトランジスタ3i1又は3i2は単なる駆動すべき行のいずれか一行全列を活性化するだけであつて、メモリ素子群の左右に接続されている語線の左半分又は右半分の一方を活性化するという動作をするものではない。これに対して、本願発明は、行デコーダの左右に、これを共有して配置されたスタテイツク形メモリ素子からなるメモリ素子群の各語線に伝達用トランジスタを設けると共に、さらに語線をある電位に短絡させるための放電用トランジスタを付加することにより、行デコーダのいずれかとメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の前記選択された行デコーダに対応する語線のみが、右伝達用トランジスタを介して活性化されるようにしたものであり、右の構成により、行デコーダの負荷容量を低減させて語線を高速に駆動でき、メモリ素子の選択を高速化し、しかも半導体記憶装置の消費電力を少なくすることができるという顕著な作用効果を奏するものである。
このように、本願発明と引用例記載のものとはその目的、構成及び作用効果が全く異なるものであり、両者が実質的に同一の発明であるとはいえない。
したがつて、「本願発明におけるn個の行デコーダは、引用例記載のものにおける第iビツト信号Aiを除いた（n－1）ビツト信号Ai／～An／が夫々ゲート端子に入力されたMOSトランジスタ群｛31～3（i－1），3（i＋1）～3n｝であり、本願発明における伝達用トランジスタは、引用例記載のものにおける分離第一MOSトランジスタ3i1及び分離第二MOSトランジスタ3i2に相当し、本願発明における放電用トランジスタは、引用例記載のものにおける分離第三MOSトランジスタ3i3と分離第四MOSトランジスタ3i4に相当し、本願発明における、行デコーダのいずれかが選択されるとともに、第一及び第二のメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の前記選択された行デコーダに対応する行の語線のみが、前記伝達用トランジスタを介して活性化されると共に、前記選択されたメモリ素子群の各放電用トランジスタがオフし、選択されないメモリ素子群の放電用トランジスタがオンするようにしたことは、引用例記載のものにおける動作と同じ動作であると認められる。」との審決の判断は誤りである。
第三請求の原因に対する認否及び被告の主張
一 請求の原因一ないし三の事実は認める。
二 同四は争う。審決の認定、判断は正当であり、審決に原告主張の違法はない。
原告は、引用例記載のものは単なるデコーダの発明であつて、半導体記憶装置の発明ではなく、審決が、引用例は当業者からみて、審決認定のごとき半導体記憶装置におけるものにおいて、他の慣用手段の開示を省略しているにすぎないものであると判断しているのは誤りである、と主張する。
しかしながら、引用例の第1図、第2図（別紙図面二参照）に示されるデコーダが半導体記憶装置におけるデコーダとして用いられ、半導体記憶装置の構成要素となつていることは自明のことであり、右のごときデコーダの構成を変更することは半導体記憶装置の構成が変更されることといえるのであつて、このようなデコーダの構成を第3図（別紙図面二参照）のような構成に変更する引例再記載のものは半導体記憶装置の発明と変わりはない。
引用例には、右第3図が実体配線図であるという記載はないが、右第3図のように幾何学的にデコーダの左右に第一及び第二の出力端子を設けてはならないという記載もない。そして、特許出願等の願書に添付される図面に記載される記憶装置（デコーダを含む）の内部構成及びその配置は通常実際の記憶装置に基づいたものであり、引用例の第3図のデコーダが半導体記憶装置の構成要素であることは明らかであるから、第3図が幾何学的にデコーダの左右に第一及び第二の出力端子を設けることを示したものと解してはならないとする格別の理由はなく、この第一のデコーダの一方（右側）の第一出力端子は右側の第一行の語線に、左側の出力端子は左側の第一行の語線に夫々接続され、第二のデコーダの一方（右側）の出力端子は右側の第二行の語線に、左側の出力端子は左側の第二行の語線に夫々接続されることになるのであつて、右のことや、メモリセルアレイとそれに対するデコーダからなる半導体記憶装置を同一平面内に複数配置する場合、その配置は当業者の任意になし得ること、デコーダの左右にメモリセルアレイを配置することは周知事項であること、及び引用例の第3図に示されたデコーダの構成、動作形態を合わせて考えれば、引用例には語線を左右に二つに分割し、これらを選択する半導体記憶装置が実質上開示されていることは明らかである。
原告は、引用例記載のものは、第一のデコーダの一方の第一出力端子は第一行の語線に、他方の第一出力端子は第二行の語線にそれぞれ接続され、第二のデコーダの一方の出力端子は第三行の語線に、他方の出力端子は第四行の語線にそれぞれ接続される、と主張するが、前述したとおり、引用例の第3図は幾何学的にデコーダの左右に第一及び第二の出力端子を設けたものと解されるから、第一のデコーダの一方（右側）の出力端子は右側の第一行の語線に、他方（左側）の出力端子は左側の第一行の語線にそれぞれ接続されることになるのであつて、原告主張のように接続されねばならないという格別の理由はなく、むしろその主張のような接続の方が不自然である。
このように、引用例に記載のデコーダを備える半導体記憶装置は、本願発明と同じ構成を有するものであり、そうである以上、選択駆動する際、負荷容量の低減、選択駆動の高速化、消費電力の軽減といつた同じ作用効果を奏することは明らかなことであつて、この点について両者に相違はない。
第四証拠関係
証拠関係は、本件訴訟記録中の書証目録記載のとおりであるから、ここにこれを引用する。
理由
一 請求の原因一（特許庁における手続の経緯）、二（本願発明の要旨）及び三（審決の理由の要点）の事実は、当事者間に争いがない。
二 そこで、原告主張の審決の取消事由の存否について判断する。
1（一） 成立に争いのない甲第五号証（願書添付の明細書、以下「本願明細書」という。）によれば、本願発明の技術的課題（目的）、構成及び作用効果は、次のとおりであると認められる。
本願発明は、主として金属－絶縁膜－半導体（以下「MIS」という。）トランジスタを用いた記憶装置に関するものである（本願明細書第二頁第七行ないし第一〇行）。
従来の記憶装置は、第2図（別紙図面一参照）に示すように、語線｛Wo～W（n－1）｝が二つのメモリ素子群1、2に共用されるため、大きな浮遊容量をもつことになり、中央に配置された行デコーダはこの大きな浮遊容量を駆動しなければならないので、メモリ素子を選択する時間が大きくなるという欠点があつた。また、メモリ素子群をスタテイツク形回路で構成したときは、同一行内の全てのメモリ素子について、一対のビツト線のうちいずれか一方のビツト線を通してメモリ素子に電流が流れるのは不可避のことであり、メモリ素子群1及び2を含めて一行全列にわたつて電流が流れ込むため消費電力が極めて大きくなるという欠点があつた（同第二頁第一七行ないし第五頁第一行）。
本願発明は、従来の記憶装置における右欠点を除去することを目的とし（同第五頁第二行、第三行）、本願発明の要旨記載のとおりの構成を採用したものである。
本願発明は、前記構成を採用したことにより、行デコーダの負荷容量を低減させて語線を高速に駆動でき、メモリ素子の選択を高速化し、しかも非選択のメモリ素子群のビツト線からメモリ素子に流れ込む電流をなくすことができて、メモリチツプの消費電力を少なくするという作用効果を奏するものである（同第五頁第七行ないし第一〇行、第八頁第一行ないし第九頁第三行）。
（二） 他方、引用例には、審決認定の技術的事項が記載されていること及び引用例の記載内容は先願公報の記載内容と同一であることは当事者間に争いがない。そこで、先願公報に基づいて引用例記載のものの技術内容を検討すると、成立に争いのない甲第二号証（先願公報）によれば、引用例記載のものは、MOSトランジスタからなるデコーダ回路に関するもので、回路構成要素の減少を図つたデコーダに関するものであること（第一頁第二欄第四行ないし第六行）、従来から用いられている直列形MOSトランジスタデコーダ（別紙図面二、第1図参照）は、コード信号が入力された全MOSトランジスタ11～1nがオン状態のとき選択されて出力端子Voutアース電位が導出され、また、並列形MOSトランジスタデコーダ（別紙図面二、第2図参照）は、全MOSトランジスタ21～2nがオフ状態のとき、デコーダ出力Voutは電源電位Vccとなつて選択されたことになるが、これらいずれの形のデコーダも、変換された出力信号を得るためには一つのデコーダ出力に対してデコードする入力ビツト数に応じたMOSトランジスタ及び負荷MOSトランジスタを必要とし、LSIとして構成した場合にチツプ内に占める面積が大きくなるという欠点があつたこと（第一頁第二欄第一九行ないし第二頁第三欄第一二行）、引用例記載のものは、従来装置の右欠点を除去して集積度の高いデコーダを提供することを目的とし（第二頁第三欄第一三行、第一四行）、一端が第一出力端子となり、ゲート端子に入力コード信号の内の一つのビツト信号を反転した信号が与えられた分離第一MOSトランジスタと、前記入力コード信号の内の一つのビツト信号Aiが与えられて一端が前記第一出力に接続された分離第三MOSトランジスタと、一端が第二出力端子となりゲート端子に前記ビツト信号Aiが与えられた分離第二MOSトランジスタと、前記反転信号が与えられて一端が前記第二出力端子に接続された分離第四MOSトランジスタと、前記分離第一MOSトランジスタと第二MOSトランジスタ間に挿入され且つゲート端子にコード信号の残りのビツト信号が夫々入力された並列接続されたMOSトランジスタ群とを備えてなり、該MOSトランジスタ群を第一デコーダ出力と第二デコーダ出力に対して共用させてなることを特徴とするMOSトランジスタデコーダ（第一頁第一欄第五行ないし第二欄第2行）との特許請求の範囲記載のとおりの構成を採用し、右構成を採用したことにより、第iビツト信号の論理状態でオン・オフ状態が制御される振り分け用の分離MOSトランジスタを付加することにより、第一出力端子Vout1に対するデコーダと第二出力端子Vout2に対するデコーダでMOSトランジスタ群を共通させて構成することができ、回路の構成素子を減少させることができ、また、LSIに構成する場合にデコーダの占める面積を大幅に減少させることができるという作用効果を奏するものである（第三頁第七欄第二行ないし第一〇行）ことが認められる。
2 ところで、原告は、「引用例は、第一及び第二のメモリ素子群が左右に位置するように配置されたn個の行デコーダを備えた半導体記憶装置におけるものにおいて、一個のデコーダを開示し、他の慣用手段の開示を省略したものであり、本願発明と引用例記載のものとを対比すると、両者は実質的に同一である、とする審決の認定、判断は誤りである。」旨主張する。
（一） デコーダの用途の一つとして半導体記憶装置があることは技術常識ではあるが、引用例記載のものは、MOSトランジスタからなるデコーダ回路に関するもので、集積度の高いデコーダを提供することを目的としたものであることは前記1（二）で認定したとおりであつて、デコーダの幾何学的配置までも技術的課題とするものではなく、前掲甲第二号証によるも、先願公報の発明の詳細な説明には、半導体記憶装置に触れる記載はなく、デコーダの幾何学的配置を示唆する記載も認められない。してみると、半導体記憶装置において、メモリセルアレイを第一及び第二のメモリ素子群に分けて中央部にデコーダを配置することは本件出願前周知の技術であつたとしても、デコーダそれ自体の技術を記載するところの引用例、特にその3三図から、第一及び第二のメモリ素子群がデコーダを中心にして左右に配置されることが示唆されているとはいえないから、引用例は、第一及び第二のメモリ素子群が左右に位置するように配置されたn個の行デコーダを備えた半導体記憶装置におけるものにおいて、一個のデコーダのみを開示し、他の慣用手段の開示を省略しているものであると解することはできない。
被告は、引用例には第3図が実体配線図であるという記載はないが、第3図のように幾何学的にデコーダの左右に第一及び第二の出力端子をもうけてはならないという記載もない。そして、特許出願等の願書に添付される図面に記載される記憶装置の内部機構及びその配置は通常実際の記憶装置に基づいたものであり、右第3図のデコーダが半導体記憶装置の構成要素であることは明らかであるから、第3図が幾何学的にデコーダの左右に第一及び第二の出力端子を設けることを示したものと解してはならないとする格別の理由はない、と主張する。
しかしながら、引用例記載のものがデコーダの幾何学的配置までをも技術的課題とするものでないことは先に認定したとおりであつて、このことからすれば幾何学的配置についての記載が引用例にないことはむしろ当然のことと考えられる。そして、たとえ半導体記憶装置についての特許出願等に添付される図面において被告の主張するような事実があるとしても、それはあくまで半導体記憶装置についてであつて、半導体記憶装置に用いることが一用途にすぎない引用例の第3図のデコーダにあつてもそうであると解することはできない。したがつて、被告の右主張は採用し得ない。
（二） ところで、MOSトランジスタからなるデコーダの一用途として半導体記憶装置があることは技術常識であり、また、原本の存在とその成立について争いのない甲第六、第七号証によれば、その半導体記憶装置においてメモリセルアレイを第一及び第二のメモリ素子群に分けて中央部にデコーダを配置することは本件出願前周知の事項であると認められる。そこで、引用例記載のもののデコーダを右周知の半導体記憶装置に適用した場合についてみるに、前記1（二）で認定したとおりの先願公報に記載の特許請求の範囲及び発明の詳細な説明によれば、引用例記載のもののデコーダ回路においては、一端が第一出力端子Vout1に接続された分離第一MOSトランジスタ3i1のゲート及び分離第三MOSトランジスタ3i3のゲートには、デコーダの入力信号のうちの一つのビツト信号を反転したと、右信号のうち一つのビツト信号Aiが各々加えられるものであり、一端が第二出力端子Vout2に接続された分離第二MOSトランジスタ3i2のゲート及び分離第四MOSトランジスタ3i4のゲートには、デコーダの入力信号のうちの一つのビツト信号Aiと右入力信号のうちの一つの信号を反転した信号が各々加えられるものであり、入力されたnビツトからなるコード信号A1～Anに対して第i番目のビツト信号Aiによつて二つの出力端子Vout1，Vout2のいずれかに振り分けて変換された出力信号を導出するものである。したがつて、引用例記載のものを本件出願前周知であるところの半導体記憶装置に用いるにしても、デコーダ入力される第iビツト信号Ai又はその反転信号は行アドレス信号であり、これらの信号が印加される振分け用の分類MOSトランジスタは行を選択するものであるから、引用例記載のものは右半導体記憶装置における行デコーダを構成する要素でしかない。
これに対して、本願発明はその要旨から明らかなように、行デコーダとは別に伝達用トランジスタ及び放電用トランジスタを備えるものであり、行デコーダのいずれかが選択されると共に、第一及び第二のメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の右選択された行デコーダに対応する行の語線のみがこの伝達用トランジスタを介して活性化されると共に、右選択されたメモリ素子群の各放電用トランジスタがオフし、選択されないメモリ素子群の放電用トランジスタがオンするようにしたものである。そして、このことは、本願明細書の発明の詳細な説明に記載された実施例からも明らかである。すなわち、前掲甲第五号証によれば、「第4図において、〔ToL～T（n－1）L〕および〔ToR～T（n－1）R〕は伝達用MISトランジスタであり、〔QoL～Q（n－1）L〕および〔QoR～Q（n－1）R〕は語線が浮遊状態にあるとき、語線を接地電位点ないしはその近傍の固定電位当の所定電位点まで駆動するための放電用MISトランジスタである。（Aα1）、（Aα2）、（1）、（2）は列選択用アドレス信号（Aα）を基にそれをインバータ等により反転したり、また増幅するなどの所望の処理を施したりして得られた信号である。図に示すように、メモリ素子群(1)に対する伝達用MISトランジスタ〔ToL～T（n－1）L〕のゲートに入力される信号（1）とメモリ素子群(2)に対する伝達用MISトランジスタ〔ToR～T（n－1）R〕のゲートに入力される信号（Aα1）は互いに反転関係にあり、メモリ素子群(1)に対する放電用MISトランジスタ〔QoL～Q（n－1）L〕のゲートに入力される信号（Aα2）と、メモリ素子群(2)に対する放電用MISトランジスタ〔QoR～Q（n－1）R〕のゲートに入力される信号（2）も反転関係にある。しかもアドレス信号（Aα1）と（2）も互いに反転関係にあり、（Aα1）と（Aα2）も互いに反転関係にある。したがつて（Aα1）と（Aα2）は同一信号であつてもよく、（1）と（2）も同一信号であつてもよい。（中略）今、列選択用アドレス信号（Aα）が“High”で前記信号（Aα1）、（Aα2）が“High”、（1）、（2）が“Low”であり、しかも第○行が選択されていて行デコーダ（XDo）の出力が“High”で、その他の行のデコーダ〔XD1～XD（n－1）〕の出力が“Low”である場合を考える。このときMISトランジスタ〔ToR～T（n－1）R〕と〔QoL～Q（n－1）L〕がオン状態となつて低インピーダンスになり、またMISトランジスタ〔ToL～T（n－1）L〕と〔QoR～Q（n－1）R〕がカツトオフ状態となつて高インピーダンスとなる。その結果、メモリ素子群(1)には行デコーダ信号は伝達されず、MISトランジスタ〔ToL～T（n－1）L〕によつて非選択とされる。一方メモリ素子群(2)については、すべての行デコーダの信号が伝達されるが、“High”は（XDo）のみであるから結局語線（WoR）だけが“High”になつて活性化され、その他の全ての語線〔W1R～W（n－1）R〕、〔WoL～W（n－1）L〕は“Low”となる。
したがつて、行デコーダ（XDo）は選択されたメモリ素子群(2)の選択された行（第○行）の語線（WoR）だけ駆動し、同一行内にある選択されていないメモリ素子群(1)の語線（WoL）は駆動しない（第五頁第一三行ないし第七頁第一行）」。と記載されていて、本願明細書には前記認定と矛盾する記載は存しない。
してみると、引用例記載のものを構成要素とする半導体記憶装置における分離MOSトランジスタは、行を選択活性化するものであつて、本願発明における伝達用トランジスタのように二つのメモリ素子群のいずれかを活性化させるものとは異なるものといわざるを得ない。
したがつて、「本願発明におけるn個の行デコーダは、引用例記載のものにおけるMOSトランジスタ群｛31～3（i－1）・3（i＋1）～3n｝であつて、本願発明における第一及び第二のメモリ素子群の各語線にそれぞれ設けられた伝達用トランジスタは、引用例記載のものにおける分離第一MOSトランジスタ3i1及び分離第二MOSトランジスタ3i2に相当するとし、結局、本願発明と引用例記載のものは実質的に同一である。」とした審決の判断は誤りであるというほかない。
3 以上のとおりであつて、審決は、引用例記載のものの技術内容を誤認した結果、本願発明と引用例記載のものは実質的に同一であると誤つて認定、判断したものであるから、違法として取消しを免れない。
三 よつて、審決の取消しを求める原告の本訴請求は正当としてこれを認容し、訴訟費用の負担については行政事件訴訟法第七条、民事訴訟法第八九条の規定を適用して、主文のとおり判決する。
（裁判長裁判官 藤井俊彦 裁判官 竹田稔 裁判官 岩田嘉彦）
〈以下省略〉